ESD Protection Circuit Design in IC V1.0 (NXPowerLite)
積體電路 靜電放電 防護電路 的設計
Integrated Circuit Electrostatic Discharge Protection Circuit Design
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靜電放電(Electrostatic Discharge) 造成大多數的電子元件或電子系統受到過 度電性應力(Electrical Overstress)破壞 人體、儀器、儲放設備、電子元件 累積 靜電 相互接觸 放電路徑 元件破壞 工作場所 加強對靜電累積的控制 電子元件 防患靜電放電破壞的裝置
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靜電放電的模式 人體放電模式 (Human-Body Model, HBM) 機器放電模式 (Machine Model, MM) 元件充電模式 (Charged-Device Model, CDM) 電場感應模式 (Field-Induced Model, FIM)
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人體放電模式
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人體放電模式 JESD22A-114C Class 1, 0 – 2kV Class 2, 2 – 4kV Class 3, 4 – 16kV
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機器放電模式 JESD22A-115A M2, 100 – 200V M3, 200 – 400V M4, 400 – 800V M5, > 800V
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機器放電模式 HBM 2kV, peak current ~ 1.3A MM 200V, peak current ~ 3.8A
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靜電放電的測試
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靜電放電的測試
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防護電路之設計
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防護電路之設計 靜電放電防護電路 提供ESD電流路徑 以免ESD 放電時 靜電電流流入IC內部電路而造成損傷 輸出PAD, 輸出級大尺寸的PMOS及NMOS元件 遵 守ESD佈局 ESD防謢元件 ESD ESD 輸入PAD, 連接到MOS元件的閘極(gate) 閘極氧化 層是容易被ESD所打穿 ESD防護電路來保護輸入 級的元件 VDD pad與VSS pad, 可能遭受ESD的放電 ESD防 護電路來保護
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防護元件之選用 電阻 (Diffusion or poly resistor) 二極體 (p-n junction) 金氧半(MOS)元件 (NMOS or PMOS) 厚氧化層元件 (Field-oxide device) 寄生的雙載子元件 (Bipolar junction transistor) 寄生的矽控整流器元件 (SCR device, p-np-n structure)
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防護元件之選用
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CMOS製程
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CMOS製程 LDD (Lightly-Doped Drain)結構, LDD的汲 極(Drain)及源極(Source) 減低MOS之汲 極端在通道(channel)下的電場強度分佈 克服因熱載子效應(Hot carrier effect) 造 成的I-V特性因使長時間用而漂移的問題 LDD的深度(junction depth)只有約 0.02µm "尖端放電"的現象 破壞輸出級
(output buffer)
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CMOS製程