这是上海大学verilog课程上的1个实验题目的报告

Verilog HDL数字系统设计报告 9

姓名 林勇 学号 11122240

时间 2013.10.02 地点 II教102 实验室

实验题目 利用状态机实现比较复杂的接口设计

一． 实验目的与要求

（1）学习运用由状态机控制的逻辑开关，设计出一个比较复杂的接口逻辑；

（2）在复杂设计中使用任务（task）结构，以提高程序的可读性；

（3）加深对可综合风格模块的认识。

二． 实验环境

CPU型号：Intel(R) Core(TM)i3 CPU 内存容量：2.00GB

操作系统类型：32位Win7操作系统 仿真软件：ModelSim SE 6.2b

三． 实验内容

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该例是一个并行数据转换为串行位流的变换，利用双向总线输出。通过基本时钟的运行，使得并行数据一位一位的输出。

四． 系统框图

五． 实验波形图

六、体会